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2016名校十一科研营:超大规模数字集成电路设计方向

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服务承诺

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方案特色

超大规模数字集成电路设计是一个科学问题也是一个具体的工程技术问题,涉及数字电路设计基础、计算机辅助设计(EDA)技术、验证方法学、计算机体系结构和必不可少的工程管理的方法和知识。


本项目以集成电路设计方法作为指导,结合具体的工程实践,以最终实现的项目“基于可编程门阵列(FPGA)视频图像采集与处理”为目标,展开相关知识的讲解、讨论与实现。

适合人群

大二以上优秀本科生及部分优秀高中生,计划申请微电子、集成电路设计、EDA算法研究、电子、计算机等相关专业,为了让学生可以更好的完成科研项目,项目组会以笔试和面试的形式对学生进行筛选。

参与流程

本实习项目为超大规模数字集成电路设计课程,在实习过程中,指导老师全程带领学生进行该科研项目的各个环节。通过参与该项目,学生可以了解如何系统地进行数字集成电路设计与实现方面的科研工作。


日程安排:

日期时间&项目进度Lab相关
10月1日下午 外地学生入住酒店,破冰活动,自我介绍,学生分组,导师进行项目介绍
10月2日

上午 项目开题

下午 数字集成电路设计方法概论

文献调研
10月3日

上午 Verilog语言设计简介

下午 数字集成电路系统整体架构规划

利用verilog语言编写
10月4日

上午 数字集成电路开发流程及工具介绍

下午 FPGA开发流程介绍及工具介绍

集成电路设计流程/verilog开发FPGA流程
10月5日

上午 图像采集系统整体规划

下午 图像采集系统平模块分解

集成电路设计流程/verilog开发FPGA流程
10月6日

上午 图像采集系统搭建

下午 图像采集系统调试

Matlab实现基于最近邻的人脸识别算法
10月7日

上午 项目结题

下午 总结与展望

图像采集识别系统整合与运行

备注实际行程安排顺序可能会根据特定原因进行调整

项目收获

通过参与该项目,学生可以了解如何系统地进行数字集成电路设计与实现方面的科研工作。在实习过程中,指导老师全程带领学生进行该科研项目的各个环节。学生将跟随导师一同工作,学习基础的编程语言—verilog语言,学习集成电路设计流程,学习FPGA的开发流程,实际进行数字集成电路架构设计、模块划分、系统搭建等工作,最后利用所讲和所学知识实现基于可编程门阵列(FPGA)视频图像采集与处理的数字系统。实习结束后,导师会根据学生表现出具推荐信。

常见问题

项目时长:一周

项目时段:2016年10月1日-10月7日

实训机构:中国科学院

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